1、物理设计全流程执行：负责SOC芯片及模块级的物理设计工作，涵盖Floorplan布局规划、电源规划、时钟树综合（CTS）、布局布线（Place & Route）、物理验证等全流程实施，确保设计符合工艺规则和性能要求。 

2、时序与功耗优化：基于PrimeTime等工具进行时序分析，识别并解决时序违规问题，保障芯片工作频率达标；结合低功耗设计技术，优化电源分配网络，降低芯片功耗和IR Drop风险。 

3、流程搭建与自动化：建立并维护RTL-to-GDSII设计流程，编写Tcl/Perl/Python等脚本优化流程自动化，提升设计效率和可重复性；管理设计过程中的各类输入文件（Netlist、SDC、LEF、LIB等），确保数据准确性。 

4、问题排查与风险管控：跟踪项目后端设计进度，识别设计过程中的技术风险，制定解决方案并推动落地；主导解决布局布线、物理验证等环节的关键技术难题，确保流片顺利进行。 

5、跨团队协作与技术支撑：与前端设计、验证、版图及工艺团队紧密协作，提供后端设计视角的技术建议，参与芯片架构定义和RTL设计评审，保障设计的可实现性。 

6、文档编写与知识沉淀：撰写设计报告、流程文档和技术规范，记录设计思路和问题解决方案；参与团队技术分享，沉淀后端设计经验和最佳实践。

1、教育背景 电子工程、微电子、计算机工程、自动化等相关专业，本科及以上学历，硕士学历优先。 

2、工作经验 

•8年及以上数字后端设计工作经验，有先进工艺（7nm及以下优先）芯片流片成功经验者优先； 

•具备SOC芯片顶层物理设计经验，独立负责过至少1款量产芯片后端设计全流程者优先； 

•有CPU、GPU等高性能模块后端设计经验者优先。 

3.、核心技能 

•精通数字后端物理设计流程（RTL-to-GDSII），熟练使用主流EDA工具（如Innovus/ICC2、PrimeTime、StarRC、Calibre等）； 

•扎实掌握时序分析、功耗优化、信号完整性等核心技术，具备丰富的时序收敛和物理验证问题解决经验； 

•精通Tcl/Perl/Python等至少一种脚本语言，具备流程自动化脚本开发能力； 

•深入理解半导体CMOS工艺、设计规则（DRC）和标准单元库应用，熟悉低功耗设计技术（如Power Gating、Multi-Vt等）； 

•具备良好的问题排查能力，能快速定位并解决后端设计中的复杂技术问题。