1、负责模块的综合，STA分析。 

2、主导综合网表交付质量的审核确认。 

3、精通UPF语言和验证流程，完成低功耗设计交付 

4、能够主导低功耗仿真流程如PTPX 

5、能够按照要求完成详细PPA分析和优化，包括时钟网络，mem，绕线优化 

6、能够理解DFT,PR同事，完成中端交付件相关检查和出口拦截。

教育背景： 本科及以上学历，电子工程、微电子、通信或相关专业。 

工具与技能： 

1、熟练使用Synopsys或Cadence的中端工具，如DC（Design Compiler）、Formality、Genus、PT（PrimeTime）等。

2、掌握Shell、Tcl、Perl、Python等脚本语言。 

3、能够理解设计，确认SDC输出符合要求。 

4、能够对交付件网表做质量确认，包括综合流程中的warning项确认，时钟minpulse确认等。 

经验要求： 

1、4年以上STA、Synthesis、Formal工作经验。 

2、熟悉低功耗设计流程，包括多电源域设计、电源门控、隔离、电平转换等。 

3、有ASIC设计经验，熟悉前端到后端的全流程。 

4、有芯片投片经验。 

其他要求： 

1、具备良好的沟通能力，能够与前端和后端团队紧密合作。 

2、具有较强的独立工作能力和自主学习能力。